Gelsinger 投资的 Nagare Labs 推出 Z2RAM：以 DRAM 密度实现 SRAM 级速度
由前英特尔 CEO Pat Gelsinger 支持的佐治亚理工孵化公司 Nagare Labs 宣称，其 Z2RAM 能以 DRAM 的密度实现 SRAM 级别的速度，并直接堆叠在 AI 芯片之上。创始团队自己发表的论文显示，这种存储单元进步迅速，在高达 85 摄氏度的测试条件下能保持数据超过 300 秒。据预计，第一代产品采用六层堆叠后，密度可达 SRAM 的 5 倍，速度达 DRAM 的 14 倍，读取能耗比 SRAM 低 3 倍。
AI 芯片需要海量带宽，而高带宽内存（HBM）的良率一直难以满足需求。即便厂商能拿到产能，据报道有些也因为良率问题打算减少堆叠层数，发热则是另一个制约因素。这也是为什么三星计划直接把 DRAM 堆在处理器上的 zHBM 只做到大约四层。
其他备选方案包括仍在研发中的高带宽闪存——像 HBM 那样堆叠 NAND，放在 GPU 旁边；以及直接堆叠在芯片上的 SRAM——单位容量密度更低、成本更高，但速度更快。容量更大的 DRAM 可以放在计算单元上方，但热量会限制底下逻辑电路的运行强度。
这一限制已经在影响芯片厂商堆叠内存的设计路线。例如 Micron 的 vHBM 方案就包含散热结构。根据联合创始人 Shimeng Yu 团队 2025 年的一项仿真，当 HBM 堆叠在逻辑晶片上、且 DRAM 温度需保持在 95 摄氏度以下时，逻辑电路的散热上限为 220 W/cm²，采用更好的散热通孔则可达到 300 W/cm²。Nagare Labs 表示，过去三十年间，峰值算力每年增长 70%，而内存带宽只增长 20%。
该公司将 Z2RAM 描述为“两个晶体管加一个屏蔽层，没有电容”。写入晶体管向存储节点注入电荷，屏蔽层则隔绝邻近单元的电噪声。读取晶体管可以在不耗尽电荷的情况下进行感知。在这类增益单元（gain cell）中，读取晶体管的栅极电容负责保持电荷，因此读取是非破坏性的，单元也就省去了 DRAM 的回写操作。Nagare 的目标是把每比特功耗做到远低于 1 皮焦。
Nagare 制造 Z2RAM 的方式，是把各层材料直接沉积在加速器芯片之上，并在“同一块裸片上”一起完成图形化，原理类似 3D NAND 闪存靠堆叠层数来扩容。记忆体层之间没有中介层（interposer）、也没有键合连接，这正是其独门秘诀的一部分。一次光刻曝光就能覆盖多层，使用标配 300 mm 晶圆的 DUV 设备即可完成，不需要 EUV。目前的路线图瞄准超过 100 层，并配备“数十万条”垂直互连。
高温下的数据保持能力是最大的挑战，创始团队也在测试中反复钻研这一问题。联合创始人 Suman Datta 团队 2020 年发表的一篇关于掺钨氧化铟双晶体管单元的论文显示，其数据保持时间在 25 摄氏度下为 1 秒，85°C 下仅 300 毫秒。2025 年的更新版论文（Datta 也是合著者）增加了第三个晶体管，并去掉了晶体管的栅极交叠，将 25°C 下的保持时间从交叠版的 200 秒提升到超过 1000 秒。该论文还模拟了一款容量为 SRAM 两倍但面积相同的 GPU L2 缓存，能量-延迟-面积积（energy-delay-area product，即能量、延迟与面积三者的乘积）降低了 75–80%。
六个月后，两位创始人展示了一种“折叠非对称升压”三晶体管单元，在 85°C 下可将数据保持超过 300 秒，而传统三晶体管设计只能维持 100 毫秒。不过这仍低于 Nagare 所说的 DRAM 必须保持在 95°C 以下的门槛，因此无论是创始人已发表的单元还是 Z2RAM，都尚未展示过超过该温度的数据保持能力。这种升压单元还是“免刷新”的，也就是说，从 AI 工作负载中采集的数据存放在 GPU 末级缓存里，在被覆写之前根本没时间衰减。 左右滑动查看表格指标 |
数值 |
实测、仿真还是预测 |
条件 |
来源 |
|---|---|---|---|---|
2020 年双晶体管单元，数据保持 |
1 秒；300 毫秒 |
实测 |
25°C；85°C |
Datta 团队，IEDM 2020 |
2025 年三晶体管单元（自对准），数据保持 |
超过 1000 秒 |
实测 |
25°C |
佐治亚理工，IEDM 2025 |
传统三晶体管单元，数据保持 |
0.1 秒 |
实测 |
85°C，衰减至 100 mV |
佐治亚理工，VLSI 2026 |
升压三晶体管单元，数据保持 |
超过 300 秒 |
实测 |
85°C，衰减至 100 mV |
佐治亚理工，VLSI 2026 |
写入脉冲 |
10 ns |
实测 |
双晶体管单元 |
佐治亚理工，IEDM 2025 |
读取延迟 |
2.6 ns |
仿真 |
7nm 设计，128×128 阵列 |
佐治亚理工，VLSI 2026 |
单元面积 |
0.0168 µm² |
预测 |
7nm 设计规则 |
佐治亚理工，VLSI 2026 |
位密度 |
为 7nm SRAM 的 5.7 倍 |
仿真 |
四层堆叠，256MB，同等面积 |
Yu 团队，IEEE Trans. Computers 2026 |
GPU L2 能量-延迟-面积乘积 |
比 SRAM 低 75–80% |
仿真 |
相同面积下容量翻倍 |
Georgia Tech，IEDM 2025 |
堆叠 DRAM 下方的逻辑芯片散热 |
220 W/cm²（采用更优热通孔可达 300 W/cm²） |
仿真结果 |
DRAM 温度保持在 95°C 以下 |
Yu 团队，JxCDC 2025 |
Nagare Gen 1 密度 |
SRAM 的 5 倍 |
预测值 |
六层堆叠，对比 2nm 高密度 SRAM |
Nagare Labs |
Nagare Gen 1 速度 |
比 DRAM 快 14 倍 |
预测值 |
第一代 |
Nagare Labs |
Nagare Gen 1 读取能耗 |
比 SRAM 低 3 倍 |
预测值 |
第一代 |
Nagare Labs |
这种应用场景对物理空间同样敏感。创始人预计他们的增强型单元在 7nm 工艺下面积为 0.0168 µm²，而 TSMC 3nm（N3）工艺的高密度 SRAM 单元为 0.0199 µm²。Yu 团队的另一项研究在仿真中发现，采用双晶体管增益单元的四层 256MB 缓存在 7nm 工艺下的位密度可达同面积 7nm SRAM 的 5.7 倍。不过由于光罩成本随层数增加，超过七八层后投资回报就会下滑。Nagare Labs 宣称的单次光刻方案有望绕开这一限制。
但这尚未得到验证，目前也没有任何公开数据支持。Datta 向 The Register 表示：“我们现在有的只是实验室原型。”他补充说，Z2RAM 晶圆的目标是在四年内送样，量产出货（如果能实现的话）预计在未来十年内。Yu 则告诉该媒体，目前尚无将这类内存与加速器集成的标准，这意味着 Nagare 可能得自己设计接口。Datta 还提到了可靠性问题：单电子效应可能导致单元阈值漂移过大，破坏存储的位。此外，已测试的三晶体管单元能否达到双晶体管单屏蔽产品的性能水准，也还是未知数。
即使 Nagare 能跨过这些障碍，还有更关键的一关：它目前没有晶圆厂。扩大规模的计划依赖于找到制造和封装合作伙伴。据报道，Nagare 正在寻找一家研发晶圆厂合作伙伴，以便走出大学洁净室实现量产。目前市面上最接近的"计算与存储一体"产品，也是 Datta 向媒体提到作为与芯片厂商合作范例的，是 AMD 的 3D V-Cache。 Z2RAM 并非第一个宣称密度比 SRAM 高 5 倍的无电容存储技术。20 年前，Innovative Silicon 曾推出 Z-RAM，AMD 曾获得授权，但最终没有落地。佐治亚理工学院一篇将于 12 月在 IEDM 发表的论文则介绍另一种器件——1 晶体管加 1 铁电晶体管的单元，瞄准的同样是 SRAM 低延迟与 DRAM 高密度之间的空白地带。 Gelsinger 曾任 Intel CEO，而 Intel 正是靠存储起家的公司。他后来砍掉了 Optane 这种低延迟非易失性存储，转向 CXL。Optane 当年的目标，正是填补 HDD、普通 SSD 等较慢的非易失性存储与 DRAM 之间的鸿沟。如今 Gelsinger 加入了 Nagare 董事会，他担任普通合伙人的 Playground Global 也领投了这家初创公司 500 万美元的融资，而 Nagare 正在攻克的，是另一个相关但不同的难题。 Nagare 拒绝透露实测的保持时间、延迟或功耗数据。创始人的 boosted cell 已能在 85°C 下将数据保持到超出缓存需求的时间，但在晶圆厂制造的多层 Z2RAM 堆叠（包括 95°C 以上的保持时间）被实际测量之前，这些亮眼数字仍只是预测。