台积电、三星与英特尔联合ASML推动6×12英寸大光罩转型，加速High-NA EUV落地
ASML、Intel、Samsung 和 TSMC 正携手推动行业向 6×12 英寸光罩（reticle）转型。这一转变对 High-NA EUV 光刻至关重要——更大的光罩意味着可以一次性曝光整颗大尺寸芯片，而无需将多个小块拼接在一起。ASML 本周在一份新闻稿中对此作了说明。
芯片厂商之间的此类合作虽不常见，但并非没有先例。一旦面对全行业性的技术挑战，它们会暂时搁置竞争，合力推动产业前进。近几十年来已有数例：先是 GlobalFoundries、IBM、Intel、Samsung、TSMC 和纽约州共同出资的 450 mm 晶圆转型以失败告终；随后是 Intel、TSMC 和 Samsung 牵头的 EUV 光刻转型。
更高分辨率背后的取舍
High-NA EUV 光刻是相较于当前 Low-NA EUV 设备的一次重大跨越。其数值孔径为 0.55，单次曝光分辨率可达 8 nm，而 0.33-NA EUV 光刻机仅为 13 nm。更高的分辨率让芯片制造商只需一次曝光即可刻画更小、更密集的图案，取代 Low-NA EUV 下复杂的多重曝光方案。这不仅能减少掩模版数量和工艺步骤、缩短制造周期，还有望提升图案保真度和良率，尤其是在下一代制程的关键层上。
不过，这一提升也伴随着显著的代价。传统 0.33-NA EUV 在两个方向上均采用 4X 缩减光学系统，配合标准 6×6 英寸光罩即可实现 26×33 mm 的曝光场。而 High-NA EUV 采用 4X/8X 非对称缩减光学系统，同一光罩只能覆盖 26×16.5 mm 的半场——对于面积仅略超 429 mm² 的客户端芯片设计来说，这基本不是问题。但原本能完整落入 26×33 mm EUV 曝光场内的大尺寸 die，现在要么拆成两次 High-NA 曝光拼接，要么改为多 chiplet 架构。
拼接是目前可行的过渡方案，Intel、Samsung、TSMC 等各家芯片厂商都在使用，但它有不少缺点。首先，拼接会让 ASML Twinscan EXE:5200B 光刻机的产能从半场曝光时的每小时最高 175 片晶圆降到使用拼接时的约 125 片。其次，芯片设计人员必须考虑拼接边界，这意味着额外的设计规则，版图规划的自由度也会受限。 最后，两次曝光必须以极高的精度对准，才能让跨越边界的图形正确衔接。哪怕是很小的对准误差，都可能导致线条和通孔变形，或影响互连，从而产生缺陷、拉低良率。对于用 Low-NA EUV 设备制造的大尺寸 CPU 和 GPU 来说，良率损失已经代价高昂；如果换成更昂贵的 High-NA EUV 设备，损失会更大，这大大削弱了这类光刻机的吸引力。需要新型光罩
为了避免拼接，行业正在探索更大的 6×12 英寸正交光罩，以补偿变形光学带来的曝光场缩小。通过在 High-NA 的 8 倍缩小方向上将光罩尺寸翻倍，这种新光罩可以恢复传统的 26×33 mm 全尺寸曝光场，让光罩级别的超大芯片无需拼接就能完整曝光。 然而，自上世纪 90 年代以来，6×6 英寸光罩已经做了约三十年的行业标准。即便是从 DUV 到 EUV 的转型也没有改变光罩的基本尺寸：EUV 只是把透射式光罩换成了反射式多层光罩，基板规格依然是 6×6 英寸。因此，要采用 6×12 英寸光罩，整个行业就得围绕新尺寸重建光罩制造、光罩搬运和光刻的整套基础设施。
AGC、Hoya 等掩模基板供应商需要新增或改造设备，以生产更大尺寸的基板，并在更大面积上均匀镀覆反射型 EUV 多层膜。掩模制造厂则需更新或改造掩模写入机和刻蚀设备，以便在更大尺寸的掩模上实现图形化，同时配备能对新版式进行精确表征的检测与量测系统。清洗设备、pellicle 及其安装装置同样需要相应改造。
掩模搬运基础设施也需调整。供应商需要更大尺寸的 mask pod，晶圆厂和掩模厂则需兼容的存储、传输和自动搬运系统。与此同时，由于现有及未来的 Low-NA EUV 和 DUV 光刻机仍将继续使用现行规格，各厂还必须保留对 6×6 英寸掩模的支持。
最大的改动恐怕落在 ASML 身上。其 High-NA EUV 光刻机需要改造甚至重新设计，才能以 EUV 光刻所要求的极端精度来接收、夹持、移动和定位尺寸大得多的 reticle。
计划采用 High-NA EUV 光刻的 Intel、Micron、Samsung、SK hynix、TSMC 及其他芯片厂商，随后还需将新掩模、新光刻机及其他设备纳入各自工艺流程完成认证，确保全场曝光功能符合预期。
因此，6×12 英寸掩模的推广需要芯片厂商、ASML、掩模制造商以及众多设备和材料供应商之间的协同合作与巨额投资。
更复杂的是，如前所述，6×12 英寸掩模不会完全取代现有的 6×6 英寸规格。行业将不得不并行处理两种尺寸的掩模——从制造、检测、运输到存储和搬运，这都会给本已高昂的过渡雪上加霜。
时间线
向 6×12 英寸 reticle 的过渡是一项行业级工程，目前由 ASML、Intel、Samsung 和 TSMC 共同推动。这一进程耗时数年，且将在 High-NA EUV 以现有 6×6 英寸掩模进入大规模量产之后才逐步推进——半导体行业历来倾向于稳步引入新技术。
Intel 已在部分 Intel 18A 层（Fab D1X patterning）上部署了 High-NA EUV 光刻机，并支持半字段内布局（floorplanning）及拼接（stitching）两种工艺；Samsung 计划 2028 年前将 High-NA EUV 引入 DRAM 量产线，TSMC 则瞄准 2030 年将其用于先进制程节点。三家公司的 High-NA EUV 路线图均从 6×6 英寸掩模版起步。
在 6×12 英寸 reticle 方面，Intel 似乎领跑行业——公司已经为此研发了三年，但对新掩模版的具体落地时间仍讳莫如深。与此同时，ASML 与 TSMC 的联合项目计划在 2031 年前建成 6×12 英寸掩模版试点产线，为代工厂提供开发和验证新掩模规格及配套制造基础设施的平台。最终目标是 2033 年实现光刻系统全面就绪，支撑先进节点量产。
不过，High-NA EUV 光刻用的 6×6 英寸和 6×12 英寸掩模版在可预见的未来大概率会共存，而非一步到位切换。归根结底，6×6 英寸方形 reticle 能让 High-NA EUV 光刻机一次曝光 26×16.5 mm（即 429 mm²）的字段，对于未来几年绝大多数的客户端处理器已足够用。而更大的 6×12 英寸掩模版主要服务于面积大得多的设计——高端 AI 加速器、数据中心 CPU、DPU、高端 GPU 和 FPGA——在这些场景中，无需拼接即可一次曝光完整 26×33 mm 字段的能力会显著更有价值。