台积电2030年将启用High-NA EUV光刻，A10或A11制程成首选

多年来，TSMC 一直避免公开讨论采用 0.55 数值孔径光学的 EUV 光刻（即 High-NA EUV）的计划，因为公司研发人员对如何在不用 4 亿美元光刻机的前提下继续推进制程技术胸有成竹。不过，TSMC 不可能永远依赖 Low-NA EUV 系统，因此本周公司宣布，计划从 2030 年起正式启用 High-NA EUV。

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TSMC 并未正式公布哪项制程将率先采用 High-NA EUV，不过 2030 年这个时间点指向了几个候选对象。TSMC 确认的是，随着制程复杂度不断提升，使用 High-NA EUV 处理的层数终将增加，而驱动力来自晶体管架构的持续复杂化——这很可能意味着未来 GAA（全环绕栅极）晶体管和 CFET（互补场效应晶体管）的更复杂实现方案。

TSMC 计划在 2030 年开始于量产中导入 High-NA EUV 光刻设备，届时沿用现有的 6×6 英寸光罩。2031 年，公司将建设一条采用 6×12 英寸光罩的中试产线，目标在 2033 年把 6×12 英寸 High-NA 光刻系统纳入先进制程量产。

High-NA EUV 光刻设备单次曝光分辨率可达 8nm，而当前 Low-NA EUV 系统仅为 13nm。不过，搭配常规 6×6 英寸光罩时，High-NA EUV 光刻机的单次曝光面积只有 Low-NA 设备的一半，这给制造超大芯片带来了困难。因此，研发大型 AI 加速器的芯片厂商要么拼接多个曝光区域，要么采用多 chiplet 架构——两种方案各自也面临设备产能、功耗等方面的挑战。为突破 6×6 英寸光罩的瓶颈，TSMC 正与 ASML 合作，为 6×12 英寸光罩的落地铺路。

光罩尺寸的调整并非小事。从 EDA 软件到光罩制造、写入设备，再到光罩传输与处理系统，整条产业链都需要同步升级。ASML 对这一转型持乐观态度，因为不仅是 Intel 和 TSMC，三星也表态支持。

ASML 总裁兼 CEO Christophe Fouquet 表示："我们预计 High-NA EUV 的采用将沿制程微缩路线图逐步扩大——先使用现有 6 英寸光罩，后续再由 12 英寸光罩接力，后者能显著提升光刻机产能，帮助行业满足市场对更小、更快、更节能芯片的需求。我们很高兴看到半导体制造商、光罩供应商及合作伙伴对这一倡议给予了强有力的初始支持。"

关于 TSMC 采用 High-NA EUV 光刻技术，最大的悬念莫过于哪一代工艺会率先用上这些新设备。从TSMC 的路线图来看，A10 或 A11（1/1.1nm 级）最有可能在关键层率先采用 High-NA EUV 光刻机。TSMC 最新的策略把路线图分成两条线：面向移动端/客户端的节点每年迭代（N2、N2P、N2X、A14、A13），面向高性能计算的节点约两年一次（2027 年的 A16，随后是 2029 年的 A12）。公司已确认，2029 年推出的 A12 和 A13 仍将继续使用传统 EUV 光刻。